X ZR 6/21

ECLI:DE:BGH:2023:100123UXZR6.21.0 BUNDESGERICHTSHOF IM NAMEN DES VOLKES URTEIL X ZR 6/21 Verkündet am: 10. Januar 2023 Schönthal Justizangestellte als Urkundsbeamtin der Geschäftsstelle in der Patentnichtigkeitssache - 2 - Der X. Zivilsenat des Bundesgerichtshofs hat auf die mündliche Verhandlung vom 10. Januar 2023 durch den Vorsitzenden Richter Dr. Bacher, die Richter Hoffmann und Dr. Deichfuß, die Richterin Dr. Marx und den Richter Dr. Crummenerl für Recht erkannt: Auf die Berufung der Beklagten wird das Urteil des 2. Senats (Nich- tigkeitssenats) des Bundespatentgerichts vom 22. Oktober 2020 abgeändert. Das europäische Patent 3 036 768 wird mit Wirkung für die Bun- desrepublik Deutschland dadurch teilweise für nichtig erklärt, dass die Patentansprüche die nachfolgende Fassung erhalten: 1. A complementary metal oxide semiconductor, CMOS, de- vice including a plurality of p-type metal oxide semicon- ductor, PMOS, transistors each having a PMOS drain and a plurality of n-type metal oxide semiconductor, NMOS, transistors each having an NMOS drain, comprising: at least three metal layers above the drains of the transis- tors, comprising a first metal layer, a second metal layer and a third metal layer; wherein the first metal layer is the lowest metal layer above the drains, the second metal layer is the next metal layer above the first metal layer and the third metal layer is the next metal layer above the second metal layer; a first interconnect on a first interconnect level on the first metal layer, connecting a first plurality of the PMOS drains together; a second interconnect on the first interconnect level con- necting a second plurality of the PMOS drains together, the second plurality of the PMOS drains being different than the first plurality of the PMOS drains, the first inter- connect and the second interconnect being disconnected on the first interconnect level; a third interconnect on the first interconnect level connect- ing a first plurality of the NMOS drains together; and - 3 - a fourth interconnect on the first interconnect level con- necting a second plurality of the NMOS drains together, the second plurality of the NMOS drains being different than the first plurality of the NMOS drains, the third inter- connect and the fourth interconnect being disconnected on the first interconnect level, wherein the first interconnect, the second interconnect, the third interconnect, and the fourth interconnect are coupled together through at least one other interconnect level; a fifth interconnect on a second interconnect level on the second metal layer, the fifth interconnect coupling the first interconnect and the second interconnect together; and a sixth interconnect on the second interconnect level, the sixth interconnect coupling the third interconnect and the fourth interconnect together; and a seventh interconnect on a third interconnect level on the third metal layer, the seventh interconnect coupling the fifth interconnect and the sixth interconnect together; and preferably wherein an output of the device is connected to the seventh interconnect. 2. The device of claim 1, wherein the first interconnect, the second interconnect, the third interconnect, and the fourth interconnect are each less than 2 μm in length. 3. The device of claim 1, wherein the fifth interconnect and the sixth interconnect are each less than 2 μm in length. 4. The device of claim 1, wherein the CMOS device is an in- verter, the PMOS transistors each have a PMOS gate and a PMOS source, the NMOS transistors each have an NMOS gate and an NMOS source, the NMOS sources of the NMOS transistors being coupled together, the PMOS sources of the PMOS transistors being coupled together, the PMOS gates of the PMOS transistors and the NMOS gates of the NMOS transistors being coupled together. 5. The device of claim 1, further comprising: a first set of interconnects on the interconnect level con- necting different subsets of the PMOS drains together, the first set of interconnects including the first interconnect, the second interconnect, and one or more additional inter- - 4 - connects, each interconnect in the first set of intercon- nects being disconnected from other interconnects in the first set of interconnects on the interconnect level; and a second set of interconnects on the interconnect level connecting different subsets of the NMOS drains together, the second set of interconnects including the third inter- connect, the fourth interconnect, and one or more addi- tional interconnects, each interconnect in the second set of interconnects being disconnected from other intercon- nects in the second set of interconnects on the intercon- nect level. 6. The device of claim 5, wherein each interconnect in the first set of interconnects and the second set of intercon- nects is less than 2 μm in length. 7. A method of laying out a complementary metal oxide semi- conductor, CMOS, device including a plurality of p-type metal oxide semiconductor, PMOS, transistors each hav- ing a PMOS drain and a plurality of n-type metal oxide semiconductor, NMOS, transistors each having an NMOS drain, the CMOS device including at least three metal layers above the drains of the transistors, comprising a first metal layer, a second metal layer and a third metal layer; wherein the first metal layer is the lowest metal layer above the drains, the second metal layer is the next metal layer above the first metal layer and the third metal layer is the next metal layer above the second metal layer, the method comprising: interconnecting a first plurality of PMOS drains with a first interconnect on a first interconnect level on the first metal layer; interconnecting a second plurality of PMOS drains with a second interconnect on the first interconnect level, the second plurality of PMOS drains being disconnected from the first plurality of PMOS drains on the first interconnect level; interconnecting a first plurality of NMOS drains with a third interconnect on the first interconnect level; and interconnecting a second plurality of NMOS drains with a fourth interconnect on the first interconnect level, the second plurality of NMOS drains being disconnected - 5 - from the first plurality of NMOS drains on the first intercon- nect level, wherein the first interconnect, the second inter- connect, the third interconnect, and the fourth interconnect are coupled together through at least one other intercon- nect level; interconnecting the first interconnect and the second inter- connect with a fifth interconnect on a second interconnect level on the second metal layer; and interconnecting the third interconnect and the fourth interconnect with a sixth interconnect on the second inter- connect level; interconnecting the fifth interconnect and the sixth inter- connect with a seventh interconnect on a third intercon- nect level on the third metal layer. 8. A method of operation of a complementary metal oxide semiconductor, CMOS, device including a plurality of p- type metal oxide semiconductor, PMOS, transistors each having a PMOS drain and a plurality of n-type metal oxide semiconductor, NMOS, transistors each having an NMOS drain, the CMOS device including at least three metal layers above the drains of the transistors, comprising a first metal layer, a second metal layer and a third metal layer; wherein the first metal layer is the lowest metal layer above the drains, the second metal layer is the next metal layer above the first metal layer and the third metal layer is the next metal layer above the second metal layer, the method comprising: flowing a first current from a first plurality of PMOS drains interconnected with a first interconnect on a first intercon- nect level on the first metal layer; flowing a second current from a second plurality of PMOS drains interconnected with a second interconnect on the first interconnect level, the second plurality of PMOS drains being disconnected from the first plurality of PMOS drains on the first interconnect level; flowing a third current to a first plurality of NMOS drains interconnected with a third interconnect on the first inter- connect level; and flowing a fourth current to a second plurality of NMOS drains interconnected with a fourth interconnect on the - 6 - first interconnect level, the second plurality of NMOS drains being disconnected from the first plurality of NMOS drains on the first interconnect level, wherein the first interconnect, the second interconnect, the third interconnect, and the fourth interconnect are coupled together through at least one other interconnect level, wherein the first current and the second current flows through said at least one other interconnect level to an output of the CMOS device upon the CMOS device re- ceiving a low input, wherein the third current and the fourth current flows from the output of the CMOS device through said at least one other interconnect level upon the CMOS device receiving a high input; wherein the first interconnect and the second interconnect are interconnected with a fifth interconnect on a second interconnect level on the second metal layer and the third interconnect and the fourth interconnect are interconnected with a sixth interconnect on the second in- terconnect level; wherein the fifth interconnect and the sixth interconnect are interconnected with a seventh interconnect on a third interconnect level on the third metal layer. Im Übrigen wird die Klage abgewiesen. Die weitergehende Berufung der Beklagten und die Berufung der Klägerin zu 1 werden zurückgewiesen. Von den Kosten des Berufungsverfahrens tragen die Klägerin zu 1 60 % und die Beklagte 40 %. Die erstinstanzlichen Kosten des Rechtsstreits werden gegeneinander aufgehoben. Von Rechts wegen - 7 - Tatbestand: Die Beklagte ist Inhaberin des mit Wirkung für die Bundesrepublik Deutschland erteilten europäischen Patents 3 036 768 (Streitpatents), das am 21. August 2014 unter Inanspruchnahme einer US-amerikanischen Priorität vom 23. August 2013 angemeldet worden ist und den Aufbau eines Halbleiters betrifft. Patentanspruch 1, auf den dreizehn weitere Patentansprüche zurückbe- zogen sind, lautet in der Verfahrenssprache: A complementary metal oxide semiconductor, CMOS, device including a plurality of p-type metal oxide semiconductor, PMOS, transistors each having a PMOS drain and a plurality of n-type metal oxide semiconductor, NMOS, transistors each having an NMOS drain, comprising: a first interconnect on an interconnect level connecting a first plurality of the PMOS drains together; a second interconnect on the interconnect level connecting a second plurality of the PMOS drains together, the second plurality of the PMOS drains being differ- ent than the first plurality of the PMOS drains, the first interconnect and the sec- ond interconnect being disconnected on the interconnect level; a third interconnect on the interconnect level connecting a first plurality of the NMOS drains together; and a fourth interconnect on the interconnect level connecting a second plurality of the NMOS drains together, the second plurality of the NMOS drains being differ- ent than the first plurality of the NMOS drains, the third interconnect and the fourth interconnect being disconnected on the interconnect level, wherein the first inter- connect, the second interconnect, the third interconnect, and the fourth intercon- nect are coupled together th[r]ough at least one other interconnect level. Patentanspruch 14 schützt ein Verfahren zum Anordnen, Patentan- spruch 15 ein Verfahren zum Betreiben eines solchen Halbleiters. Die Klägerinnen haben geltend gemacht, der Gegenstand des Streitpa- tents sei nicht patentfähig und gehe über den Inhalt der ursprünglich eingereich- ten Anmeldung hinaus. Die Beklagte hat das Streitpatent in der erteilten Fassung und mit neunundfünfzig Hilfsanträgen in geänderten Fassungen verteidigt. Das Patentgericht hat das Streitpatent für nichtig erklärt, soweit dessen Gegenstand über die in erster Instanz mit Hilfsantrag 3b´´neu (zweitinstanzlich: 1 2 3 4 5 - 8 - Hilfsantrag 3a´´) verteidigte Fassung hinausgeht, und die weitergehende Klage abgewiesen. Dagegen wenden sich die Klägerin zu 1 und die Beklagte mit der Berufung. Die Klägerin zu 1 (nachfolgend: Klägerin) begehrt weiterhin die voll- ständige Nichtigerklärung des Streitpatents. Die Beklagte tritt dem Rechtsmittel entgegen und verteidigt mit ihrer Berufung das Streitpatent in erster Linie in der Fassung des erstinstanzlichen Hilfsantrags 1 und ergänzend mit zweiundsechzig zum überwiegenden Teil neuen Hilfsanträgen. - 9 - Entscheidungsgründe: Beide Berufungen sind zulässig. Diejenige der Beklagten ist teilweise be- gründet. I. Das Streitpatent betrifft den Aufbau einer Vorrichtung, die einen komplementären Metall-Oxid-Halbleiter (Complementary Metal Oxide Semi- conductor, CMOS) umfasst. 1. Nach der Beschreibung des Streitpatents ist bei der Konstruktion einer solchen Vorrichtung die Elektromigration zu berücksichtigen. Elektromigration bezeichne den Transport von Material infolge der allmäh- lichen Bewegung von Ionen in einem Leiter, der aufgrund des Impulsübertrags zwischen Leitungselektronen und diffundierenden Metallionen erfolge. Elektro- migration verringere die Zuverlässigkeit von integrierten Schaltkreisen, da sie zur Unterbrechung von Verbindungen oder zum Ausfall der Schaltkreise führen könne (Abs. 2). Um dem entgegenzuwirken, sehe die US-amerikanische Anmeldung 5 903 019 für zusammengeschaltete CMOS-Strukturen eine Aluminiumleitung mit relativ großer Breite vor. Die US-amerikanische Anmeldung 5 532 509 schlage ein bestimmtes Layout von Transistoren entlang einer durchgehenden Leiterbahn vor (Abs. 3). 2. Das Streitpatent betrifft vor diesem Hintergrund das technische Problem, weitere Möglichkeiten für den Aufbau von CMOS-Vorrichtungen zur Verfügung zu stellen, die die Elektromigration berücksichtigen. 3. Zur Lösung schlägt das Streitpatent in der mit dem Hauptantrag verteidigten Fassung von Patentanspruch 1 eine CMOS-Vorrichtung vor, deren Merkmale sich wie folgt gliedern lassen (Änderungen gegenüber der erteilten Fassung sind hervorgehoben): 6 7 8 9 10 11 12 - 10 - 1. Eine Vorrichtung mit einem komplementären Metall- Oxid-Halbleiter (CMOS), die folgendes beinhaltet (1.1 und 1.2) bzw. aufweist (1.3 bis 1.13.1): 1.1 eine Vielzahl von PMOS-Transistoren (p-type metal oxide semiconductor), von denen jeder eine PMOS- Drain hat; 1.2 eine Vielzahl von NMOS-Transistoren (n-type metal oxide semiconductor), von denen jeder eine NMOS- Drain hat; 1.3 eine erste Zwischenverbindung auf einer Zwischen- verbindungsebene, die eine erste Vielzahl von PMOS- Drains miteinander verbindet; 1.4 eine zweite Zwischenverbindung auf einer Zwischen- verbindungsebene, die eine zweite, sich von der ersten unterscheidende Vielzahl von PMOS-Drains miteinander verbindet, 1.5 wobei die erste Zwischenverbindung und die zweite Zwischenverbindung auf der Zwischen- verbindungsebene nicht miteinander verbun- den sind; 1.6 eine dritte Zwischenverbindung auf der Zwischenver- bindungsebene, die eine erste Vielzahl von NMOS- Drains miteinander verbindet; 1.7 eine vierte Zwischenverbindung auf der Zwischenver- bindungsebene, die eine zweite, sich von der ersten unterscheidende Vielzahl von NMOS-Drains mit- einander verbindet, 1.8 wobei die dritte Zwischenverbindung und die vierte Zwischenverbindung auf der Zwischen- verbindungsebene nicht miteinander verbun- den sind und 1.9 die erste Zwischenverbindung, die zweite Zwi- schenverbindung, die dritte Zwischenverbin- dung und die vierte Zwischenverbindung mitei- nander durch wenigstens eine andere Zwi- schenverbindungsebene miteinander gekop- pelt sind; - 11 - 1.11 eine fünfte Zwischenverbindung auf einer zweiten Zwischenverbindungsebene, wobei die fünfte Zwischenverbindung die erste Zwischenverbindung und die zweite Zwischenverbin- dung miteinander koppelt; 1.12 eine sechste Zwischenverbindung auf einer zweiten Zwischenverbindungsebene, wobei die sechste Zwischenverbindung die dritte Zwi- schenverbindung und die vierte Zwischenverbindung miteinander koppelt; 1.13 eine siebte Zwischenverbindung auf einer dritten Zwi- schenverbindungsebene, wobei die siebte Zwischenverbindung die fünfte Zwischenverbindung und die sechste Zwischenver- bindung miteinander koppelt und 1.13.1 vorzugsweise ein Ausgang der Vorrichtung mit der siebten Zwischenverbindung verbunden ist. 4. Einige Merkmale bedürfen der Erläuterung. a) Eine CMOS-Vorrichtung im Sinne von Merkmal 1 ist eine Vorrich- tung, die PMOS- und NMOS-Transistoren umfasst. Eine bestimmte Schaltlogik gibt Patentanspruch 1 hingegen nicht vor. aa) Als Beispiel für eine CMOS-Vorrichtung führt die Beschreibung des Streitpatents einen Inverter an, wie er in der nachfolgend wiedergegebenen Fi- gur 1 schematisch dargestellt ist: 13 14 15 - 12 - Der Inverter umfasst einen PMOS-Transistor (102) und einen NMOS- Transistor (104), deren Gates und Drains jeweils miteinander verbunden sind. An der Source des PMOS-Transistors (102) liegt das Potential VDD an, an der Source des NMOS-Transistors (104) das Potential VSS. Je nachdem, welches Potential Vin an den beiden Gates anliegt, ist jeweils einer der beiden Transistoren leitend, während der andere sperrt. Dadurch entspricht das Ausgangspotential Vout an den beiden Drains entweder VDD oder VSS. Um einen größeren Stromfluss zu ermöglichen, können mehrere solcher Inverter parallel geschaltet werden (Abs. 16). bb) Wie das Patentgericht unter Bezugnahme auf das Fachbuch von Hütte (Das Ingenieurwissen, herausgegeben von Czichos und Hennecke, 32. Aufl., 2004, B7, S. J21) festgestellt hat, waren im Stand der Technik weitere CMOS-Schaltungen bekannt, die gemeinsam haben, dass ein Ausgang über zwei Pfade mit unterschiedlichen Potentialen verbunden werden kann und hierfür auf der Seite des hohen Potentials PMOS-Transistoren und auf der Seite des niedrigen Potentials NMOS-Transistoren eingesetzt werden. 16 17 - 13 - cc) Zu Recht ist das Patentgericht zu dem Ergebnis gelangt, dass Patentanpruch 1 eine paarweise Schaltung von PMOS- und NMOS-Transistoren, bei der abwechselnd der eine Transistor leitet und der andere sperrt, nicht zwin- gend vorsieht. (1) Nach den Feststellungen des Patentgerichts wird eine Vorrichtung schon dann unter den Begriff der CMOS-Technologie subsumiert, wenn sie PMOS- und NMOS-Transistoren umfasst - unabhängig davon, ob diese Transis- toren zur Realisierung einer CMOS-Logik eingesetzt werden. Die Beklagte zeigt keine konkreten Anhaltspunkte auf, die Zweifel an der Vollständigkeit oder Richtigkeit dieser Feststellungen begründen. Auch die Aus- führungen in B7 sprechen vielmehr für deren Richtigkeit. B7 erläutert, dass für die dort gezeigten Schaltungen die Wirkung der bei- den Schalter immer gegensätzlich (komplementär) zueinander sein muss und dass in CMOS-Technik hierfür MOS-Transistoren mit komplementärer Funktion eingesetzt werden. Dem ist zu entnehmen, dass CMOS-Technik sich zwar für Schaltungen der genannten Art eignet, ihr Einsatzzweck aber nicht darauf be- schränkt ist. (2) Vor diesem Hintergrund hat das Patentgericht aus dem Umstand, dass Patentanspruch 1 keine Vorgaben zur Schaltlogik enthält, zu Recht die Schlussfolgerung gezogen, dass es ausreicht, wenn die Vorrichtung in CMOS- Technologie ausgeführt ist, während eine CMOS-Logik nicht zwingend erforder- lich ist. (3) Dass in der Beschreibung des Streitpatents unterschiedliche Strom- flüsse erwähnt werden, von denen die einen bei hohem Eingangspotential und die anderen bei niedrigem Eingangspotential auftreten (Abs. 8 aE), führt nicht zu einer abweichenden Beurteilung. Diese Ausgestaltung hat in Patentanspruch 1 keinen Niederschlag gefunden. 18 19 20 21 22 23 - 14 - (4) Aus dem in der erteilten Fassung von Patentanspruch 15 (nach dem zweitinstanzlichen Hauptantrag: Anspruch 8) zusätzlich vorgesehenen Merkmal, wonach bei einem niedrigen Eingangspegel (low input) Strom zu den PMOS-Drains fließt und bei einem hohen Eingangspegel (high input) zu den NMOS-Drains, ergibt sich ebenfalls keine abweichende Beurteilung. Wie die Klägerin unter Bezugnahme auf ihr erstinstanzliches Vorbringen zu Recht geltend macht, ergibt sich auch aus diesem Merkmal nicht zwingend, dass eine CMOS-Logik vorhanden sein muss, weil nicht näher spezifiziert ist, an welcher Stelle der Eingangspegel eingespeist wird. b) Entscheidend für die angestrebte Verringerung der Auswirkungen der Elektromigration sind Anordnung und Gestaltung der Verbindungen der PMOS- und NMOS-Transistoren über ihre Drains. Patentanspruch 1 in der mit dem Hauptantrag verteidigten Fassung sieht hierzu sieben Zwischenverbindungen auf drei Zwischenverbindungsebenen vor. aa) Auf der ersten Zwischenverbindungsebene sind Zwischenverbin- dungen zwischen den Drains angeordnet. (1) Nach den Merkmalen 1.3, 1.4, 1.6 und 1.7 müssen die PMOS- und NMOS-Drains hierbei jeweils in (mindestens) zwei voneinander unterschiedliche Gruppen eingeteilt werden, die jeweils durch eine eigene Zwischenverbindung miteinander verbunden sind. Nach den Merkmalen 1.5 und 1.8 dürfen die erste und die zweite Zwi- schenverbindung (also die beiden Zwischenverbindungen für PMOS-Drains) so- wie die dritte und die vierte Zwischenverbindung (also die beiden Zwischenver- bindungen für NMOS-Drains) nicht miteinander verbunden sein. 24 25 26 27 28 29 30 - 15 - (2) Nicht ausgeschlossen sind hingegen Verbindungen zwischen einer Verbindung für PMOS- und einer Verbindung für NMOS-Drains, also etwa zwi- schen der ersten und dritten oder zwischen der zweiten und vierten Zwischen- verbindung. (a) Solche Verbindungen werden bei dem Ausführungsbeispiel einge- setzt, das in den nachfolgend wiedergegebenen Figuren 9a und 9b dargestellt ist. 31 32 - 16 - Bei diesem Ausführungsbeispiel sind die auf einer ersten Metallebene M1 angeordnete, zur Verbindung von PMOS-Drains dienende Zwischenverbindung (702) und die auf derselben Ebene angeordnete, zur Verbindung von NMOS- Drains dienende Zwischenverbindung (704) nicht nur auf höheren Ebenen (706, 708, 710) miteinander verbunden, sondern auch auf der Ebene M1, und zwar über zusätzliche Zwischenverbindungen (720, 730, Abs. 34). Hierdurch wird erreicht, dass in beiden Schaltzuständen ein Strom durch alle auf der ersten Ebene angeordneten Verbindungen fließt, wobei ein Wechsel des Schaltzustands zu einer Umkehr der Stromrichtung führt. Letzteres wirkt dem Verschleiß durch Elektromigration entgegen (Abs. 35). (b) Vergleichbare Zwischenverbindungen weist auch das in der nach- folgend wiedergegebenen Figur 11 dargestellte Ausführungsbeispiel auf. Dieses Ausführungsbeispiel umfasst zwei Zwischenverbindungen (402, 404) für PMOS-Transistoren und zwei Zwischenverbindungen (406, 408) für NMOS-Transistoren, die alle auf einer ersten Metallebene M1 angeordnet sind. 33 34 35 36 - 17 - Die Verbindungen (402, 404) sind auf der Ebene M1 nicht miteinander verbun- den; dasselbe gilt für die Verbindungen (406, 408). Die Verbindungen (402, 406) sind hingegen auf der Ebene M1 durch eine Zwischenverbindung (470) miteinan- der gekoppelt. Zwischen den Verbindungen (404, 408) ist eine entsprechende Zwischenverbindung (480) angeordnet. Bei dieser Anordnung können Verbin- dungslängen von weniger als zwei Mikrometer erreicht werden. Die Zwischen- verbindungen (470, 480) eröffnen parallele Strompfade und verringern so die durch Elektromigration verursachte Verschleißwirkung (Abs. 38). bb) Die vier Zwischenverbindungen der ersten Ebene sind gemäß Merkmal 1.9 auf mindestens einer anderen Zwischenverbindungsebene mitein- ander gekoppelt. Wie dies zu geschehen hat, ist in den Merkmalen 1.11 bis 1.13 konkretisiert. Nach den Merkmalen 1.11 und 1.12 müssen die erste und die zweite Zwi- schenverbindung sowie die dritte und die vierte Zwischenverbindung durch je- weils eine weitere (die fünfte bzw. die sechste) Zwischenverbindung miteinander gekoppelt sein. Diese beiden zusätzlichen Zwischenverbindungen liegen auf einer zweiten Zwischenverbindungsebene. Gemäß Merkmal 1.3 müssen die fünfte und die sechste Zwischenverbin- dung über eine siebte Zwischenverbindung miteinander gekoppelt sein. Diese Zwischenverbindung liegt auf einer dritten Zwischenverbindungsebene. cc) Nach der Beschreibung des Streitpatents schaffen die Trennung der Zwischenverbindungen auf der ersten Ebene und die Kopplung auf zwei wei- teren Ebenen die Möglichkeit, die Länge der Zwischenverbindungen zu verrin- gern, zum Beispiel auf einen Wert von weniger als zwei Mikrometer. Hierdurch kann die Rückspannung erhöht und die Elektromigration in den Zwischenverbin- dungen verringert werden (Abs. 21 aE). 37 38 39 40 - 18 - dd) Entgegen der Ansicht des Patentgerichts dürfen die fünfte und die sechste Zwischenverbindung nicht - auch nicht teilweise - in der ersten Zwischen- verbindungsebene verlaufen. (1) Eine Verbindung zwischen der ersten und der zweiten Zwischen- verbindung und eine Verbindung zwischen der dritten und der vierten Zwischen- verbindung auf der ersten Verbindungsebene ist durch die Merkmale 1.5 bzw. 1.8 ausdrücklich ausgeschlossen. Diese Merkmale greifen die Ausgestaltung auf, die in der Beschreibung des Streitpatents für zwei von drei Gruppen von Ausführungsformen geschildert werden. In den Erläuterungen zu den Figuren 3 bis 6, die eine erste Gruppe von möglichen Ausführungsformen betreffen, wird durchgehend und mehrfach her- vorgehoben, dass die Zwischenverbindungen für die einzelnen Gruppen von Drains auf der Metallebene M1 nicht miteinander verbunden sind und dass die Kopplung erst mit Hilfe von zwei weiteren Zwischenverbindungen auf einer zwei- ten Ebene erfolgt (Abs. 21-31). Entsprechende Ausführungen finden sich zu den Figuren 11 bis 13, die eine dritte Gruppe von möglichen Ausführungsformen be- treffen (Abs. 38-42). Diese Trennung ist in den Merkmalen 1.5 und 1.8 ausdrück- lich vorgesehen. In den Erläuterungen zu den Figuren 7 bis 10, die eine zweite Gruppe von möglichen Ausführungsformen betreffen, ist demgegenüber nur jeweils eine Zwischenverbindung für PMOS- und NMOS-Drains auf der ersten Metallebene M1 erwähnt (Abs. 32-37). Auch wenn dem zu entnehmen sein sollte, dass es für jede Art von Drains nur eine Zwischenverbindung auf der ersten Ebene geben muss oder dass mehrere solcher Zwischenverbindungen auf der ersten Ebene nicht getrennt sein müssen, käme dem für die Auslegung von Patentanspruch 1 keine Bedeutung zu. Patentanspruch 1 sieht eine solche Trennung in Anknüp- 41 42 43 44 45 - 19 - fung an die anderen Ausführungsbeispiele ausdrücklich vor. Dem ist zu entneh- men, dass auch andere Ausführungsformen diese Ausgestaltung aufweisen müssen. (2) In Zusammenschau mit den Merkmalen 1.5 und 1.8 ist den Merk- malen 1.11 und 1.12 in räumlich-körperlicher Hinsicht die Vorgabe zu entneh- men, dass die fünfte und sechste Zwischenverbindung nicht der ersten, sondern der zweiten Zwischenverbindungsebene zugeordnet sind und dementsprechend dort die erste und zweite bzw. dritte und vierte Zwischenverbindung koppeln. Da- mit sind Gestaltungen ausgeschlossen, bei denen die erste Zwischenverbin- dungsebene in Teilabschnitten in die Kopplung einbezogen wird. Dass bei einer solchen Gestaltung ohne Mitwirkung der in der zweiten Zwi- schenverbindungsebene befindlichen Teilabschnitte eine Kopplung auf der ers- ten Zwischenverbindungsebene nicht stattfindet, rechtfertigt entgegen der An- sicht der Klägerin keine andere Betrachtung. Dies ändert nichts daran, dass die auf der ersten Zwischenverbindungsebene befindlichen Teilabschnitte an der Kopplung notwendig teilnehmen mit der Folge, dass bezogen auf die Funktion der Kopplung keine eindeutige Zuordnung der fünften und sechsten Zwischen- verbindung zur zweiten Zwischenverbindungsebene mehr möglich ist. (3) Entgegen der Auffassung der Klägerin führt auch der Umstand, dass in den Merkmalen 1.5 und 1.8 von Verbinden (connecting), in den Merkma- len 1.11 bis 1.13 hingegen von Koppeln (coupled bzw. coupling) gesprochen wird, nicht zu einer abweichenden Beurteilung. Weder aus der Beschreibung des Streitpatents noch aus sonstigen Um- ständen ergeben sich Anhaltspunkte dafür, dass die unterschiedliche Wortwahl unterschiedliche technische Wirkungen zum Ausdruck bringen soll. Sie dient le- diglich der Verdeutlichung des mehrfach hervorgehobenen Umstands, dass die einzelnen Zwischenverbindungen auf der ersten Ebene nicht miteinander in Ver- bindung stehen und ihre Kopplung erst auf einer höheren Ebene erfolgt. 46 47 48 49 - 20 - (4) Entgegen der Auffassung des Patentgerichts ergibt sich aus Merk- mal 1.9 ebenfalls keine abweichende Beurteilung. Wie das Patentgericht im Ansatz zutreffend angenommen hat, ergibt sich aus Merkmal 1.9 allerdings, dass die Kopplung zwischen den ersten vier Zwi- schenverbindungen auf mehreren Ebenen erfolgen kann. Wie bereits oben im Zusammenhang mit den Figuren 9 und 11 ausgeführt wurde, kommen hierbei auch Verbindungen auf der ersten Ebene in Betracht, etwa zwischen der ersten und der dritten Zwischenverbindung. Für die erste und die zweite Verbindung sowie für die dritte und die vierte Verbindung schließen die Merkmale 1.5 und 1.8 eine Verbindung - mithin auch eine Kopplung - in der ersten Ebene aber aus- drücklich aus. Dieses Verbot wird durch Merkmal 1.9 weder aufgehoben noch relativiert. 5. Die auf den Schutz eines Anordnungs- bzw. Betriebsverfahrens ge- richteten Ansprüche (in der Fassung des zweitinstanzlichen Hauptantrags: Pa- tentansprüche 7 und 8) werden im Wesentlichen durch die Vorrichtungsmerk- male aus Patentanspruch 1 geprägt und unterliegen keiner abweichenden Beur- teilung. II. Das Patentgericht hat seine Entscheidung, soweit im Berufungsver- fahren noch von Interesse, im Wesentlichen wie folgt begründet: Der Gegenstand des erteilten Patentanspruchs 1 sei gegenüber dem US- amerikanischen Patent 5 444 276 (K8), den US-amerikanischen Patentanmel- dungen 2005/0212562 A1 (K9) und 2012/0221759 (K5) sowie der europäischen Anmeldung 2 738 806 (K6) nicht neu. Der offenkundig vorbenutzte Chip RF 6560 nehme den Gegenstand ebenfalls vorweg. Der Gegenstand des erstinstanzli- chen Hilfsantrags 1 (also des zweitinstanzlichen Hauptantrags) sei gegenüber der Vorbenutzung ebenfalls nicht neu und werde durch K9 nahegelegt. K9 befasse sich mit der Ausbildung von Treiberzellen eines ASICs, wie sie in Figur 12 gezeigt seien. Die Struktur bestehe aus zwei Invertern, die jeweils aus 50 51 52 53 54 55 - 21 - drei PMOS- und NMOS-Transistoren gebildet würden. Die Verdrahtung der Tran- sistoren erfolge in drei Ebenen, die mit Metal i-1, Metal i und Metal i+1 bezeichnet würden. In der Lage Metal i-1 erfolge auf beiden Seiten jeweils die Verbindung aller Gates und die Anbindung der Sources an entweder das Potential VDD für die PMOS-Transistoren oder VSS für die NMOS-Transistoren. Zudem würden die Drains verbunden. Die Verbindung reiche jeweils vom Drain des obersten PMOS-Transistors zum Drain des untersten NMOS-Transistors, wobei die bei- den Seiten in der Lage Metal i-1 nicht miteinander verbunden seien. Die grundlegende Transistorschaltung befinde sich, wie Figur 10 zeige, in einer Treiberzelle (TZ), in der mehrere von ihnen sowohl in Ost-West-Richtung als auch in Nord-Süd-Richtung verbunden werden könnten, um die Treiberstärke einstellen zu können. Würden zwei Transistorschaltungen (BT) der Treiberzelle (TZ) in Nord-Süd-Richtung über die in diese Richtung verlaufenden Leitungen (112, 113, 114, 115) verbunden und die Schalter zur Bildung funktionsfähiger Inverter gesetzt, gelange der Fachmann in naheliegender Weise zum Gegen- stand des Hilfsantrags 1 (= Hauptantrag im Berufungsverfahren). Dass die fünfte und sechste Zwischenverbindung nicht ausschließlich in der zweiten Verbin- dungsebene, sondern auch in der ersten Zwischenverbindungsebene angeord- net seien, sei unschädlich. Der Chip RF6560 sei zumindest in der Version M1D656105 offenkundig vorbenutzt worden. Diese sei einem Reverse Engineering unterzogen worden, dessen Ergebnisse in dem Bericht von Tech Insights (RF6560 Analysis, June 26, 2020; K46) dargestellt seien. Hinsichtlich der weiteren Version M1D656097 seien Konstruktionszeichnungen (Schematics RF6560 M1D656097; K14) vorgelegt worden. Im für die Beurteilung des Streitpatents maßgeblichen Bereich lägen keine relevanten Abweichungen vor. K46 zeige, dass der Chip RF 6560 zumin- dest in sechs vor dem Prioritätsdatum des Streitpatents vertriebenen Smartpho- nes verbaut gewesen sein müsse. Den Autoren der K46 müsse klar gewesen sein, dass es von dem Chip möglicherweise mehrere Versionen gegeben habe und die Version M1D656105 Untersuchungsgegenstand sei. 56 57 - 22 - Der Teardown-Bericht nach Anlage K16 (ABI Research Teardown, Sams- ung Galaxy S II I9100 p. 28, 57) zeige zwar, dass der Chip mit der Versionsnum- mer M1D656105 vom 24. April 2010 stamme und in ein Mobiltelefon eingebaut gewesen sei, das erst ab dem 2. Mai 2011 erhältlich gewesen sei. Dies stelle aber keinen maßgeblichen Widerspruch dar, da Halbleiter-Chips auf Vorrat her- gestellt werden könnten und die Angabe "Sample date" nicht zwingend bedeute, dass der Chip zu diesem Zeitpunkt dem Smartphone entnommen worden sei. Es könne sich auch um das Herstellungsdatum oder das Datum des Erwerbs eines Chips gleichen Typs handeln. Selbst wenn unklar sei, woher der Chip stamme, würde K16 trotzdem zeigen, dass er in der Version M1D656105 vor dem Priori- tätsdatum der interessierten Öffentlichkeit zugänglich gewesen sei. Gegenüber dem offenkundig vorbenutzten Chip RF 6560 erweise sich le- diglich der Gegenstand von Hilfsantrag 3b''neu (= Hilfsantrag 3a'' im Berufungs- verfahren) als neu und auf erfinderischer Tätigkeit beruhend. Es sei zwar nahe- liegend gewesen, die dritte und vierte Metallisierungsebene zu vertauschen, also die Drains in der dritten Metallisierungsebene und die Sources in der vierten Me- tallisierungsebene zu verbinden. Nicht nahegelegt sei aber gewesen, die siebte Zwischenverbindung, also die Verbindung aller Drains, mit einem Ausgang der Vorrichtung zu verbinden, da die bei der Vorbenutzung in der vierten Metallisie- rungsebene liegende siebte Zwischenverbindung auch als Bondpad und damit als Ausgang diene. III. Diese Beurteilung hält hinsichtlich der mit dem zweitinstanzlichen Hauptantrag verteidigten Fassung der Überprüfung im Berufungsverfahren im Er- gebnis stand. 1. Entgegen der Auffassung des Patentgerichts lag der mit dem Hauptantrag verteidigte Gegenstand allerdings ausgehend von K9 nicht nahe. 58 59 60 61 - 23 - a) Wie auch das Patentgericht angenommen hat, erweist sich der mit dem zweitinstanzlichen Hauptantrag verteidigte Gegenstand gegenüber K9 als neu. aa) K9 betrifft die Architektur von Funktionsblöcken und Verdrahtungen in strukturierten anwendungsspezifischen integrierten Schaltkreisen (structured Application Specific Integrated Circuits, sASICs) und konfigurierbare Treiberzel- len eines logischen Zellenfeldes. (1) Die Logikzellen derartiger Halbleiter könnten in einer aktiven Schicht ausgebildet sein, die CMOS-Strukturen enthält. Die Logikfunktionen wür- den definiert durch mehrere Verdrahtungsschichten, die oberhalb der aktiven Schicht angeordnet sind und der Verdrahtung innerhalb einer einzelnen Zelle die- nen (Abs. 3). Weitere Verdrahtungsschichten dienten der Zufuhr von Versor- gungsspannung und der Zu- und Ableitung von Signalen (Abs. 4 f.). In sASICs würden ganz oder teilweise vorgefertigte Logikzellen eingesetzt, die mit Spei- cherstrukturen kombiniert werden könnten. Ein Teil der Verdrahtung könne an die jeweilige Anwendung angepasst werden. Unter Kostengesichtspunkten soll- ten aber möglichst viele Verdrahtungsschichten fest vordefiniert sein (Abs. 8 f.). Am Ausgang eines Funktionsblocks müssten häufig lange Leitungen angeordnet werden. Diese könnten zu Signalverzögerungen führen und eine Auffrischung des Signals erfordern (Abs. 14). Um den daraus resultierenden Problemen zu begegnen, schlägt K9 ein neues Konstruktionsprinzip vor, bei dem die Funktionsblöcke in einem regelmä- ßigen Array angeordnet sind, das in einer aktiven Schicht und mindestens einer ersten Verdrahtungsschicht ausgebildet ist. Für die Weiterleitung von Signalen ist ein korrespondierendes Array von Verdrahtungsfeldern vorgesehen. Dieses umfasst mindestens zwei Verdrahtungsschichten mit nicht parallelen Leitungen und einer dazwischen liegenden Isolationsschicht. Zumindest in einer Schicht 62 63 64 65 - 24 - sind die Leitungen als Segmente ausgeführt, die innerhalb eines Verdrahtungs- feldes durchgehend und an den Grenzen der Verdrahtungsfelder unterbrochen sind (Abs. 20). (2) Die nachfolgend wiedergegebene Figur 12 zeigt beispielhaft eine Basistransistorstruktur bestehend aus zwei baugleichen Unterstrukturen, die sich nebeneinander befinden und durch Leitungen (120) in der i-1-ten Verdrahtungs- schicht gebildet werden. 66 - 25 - Jede Unterstruktur hat in ihrer oberen und unteren Hälfte jeweils drei Tran- sistor-Gates von Streifen-Transistoren. Die Transistor-Gates befinden sich dort, 67 - 26 - wo die Gate-Schicht (122) die Diffusionsbereiche überlappt. Es handelt sich um eine Parallelschaltung von drei Invertern, die durch Parallelschaltung der Tran- sistoren gebildet wird (Abs. 99). Die Basistransistorstruktur wird durch zwei in der Metallisierungsschicht i befindliche, in West-Ost-Richtung verlaufende Verdrahtungsleitungen (110, 111) und vier in der Metallisierungsschicht i+1 befindliche, in Nord-Süd-Richtung ver- laufende Verdrahtungsleitungen (112 bis 115) kontaktiert und kann hinsichtlich ihrer Treiberstärke konfiguriert werden. Weitere Verdrahtungsleitungen in der Schicht i+1 ohne vordefinierte Konfigurationsmöglichkeiten in Bezug auf den Treiberblock sind in den Freiräumen möglich (Abs. 98). Die Schalter s1 bis s20 sind maskenprogrammierbar (Abs. 100). Nach den Feststellungen des Patentgerichts erfolgt die Verbindung der Gates und Sources an die Potentiale VDD oder VSS in der ersten Schicht Metal i-1 (120). Für die Drains gibt es je eine Verbindung auf der linken und rechten Seite, die jeweils vom Drain des obersten PMOS-Transistors zum Drain des un- tersten NMOS-Transistors reicht. Die beiden Seiten sind in der Schicht Metal i-1 (120) nicht miteinander verbunden. Durch entsprechendes Setzen der Schalter kann eine Verbindung hergestellt werden in der Lage Metal i über die Schalter s4 und s7 sowie ein Stück Leitung in der Lage Metal i-1 (120) und die Schalter s5 und s6. Eine entsprechende Verbindung kann über die Schalter s14, s15, s16 und s17 hergestellt werden, wie dies in der folgenden, von der Klägerin ergänzten Figur dargestellt ist. Beide Verbindungsmöglichkeiten werden in K9 ausdrücklich als Möglichkeit offenbart (Abs. 105). 68 69 - 27 - (3) Die nachfolgend wiedergegebene Figur 10 zeigt die Anordnung einer Vielzahl von Basistransistorstrukturen (BT) in einer L-förmigen Treiberzelle (TZ). Die Treiberstärke kann durch geeignete Kontaktierung von Basistransis- torstrukturen beeinflusst werden (Abs. 92). Zusammen mit einer Logikzelle (LZ) bildet die Treiberzelle (TZ) einen logischen Block des ASIC. 70 - 28 - bb) Damit sind, wie auch die Beklagte im Berufungsverfahren nicht in Zweifel zieht, die Merkmale 1 bis 1.9 offenbart. cc) Nicht offenbart ist die Gesamtheit der Merkmale 1.11 bis 1.13. Wie das Patentgericht in dem nach § 83 Abs. 1 PatG erteilten Hinweis im Ansatz zutreffend ausgeführt hat, würde eine Verbindung über die Schalter s4, s5, s3, s13, s15 und s14 sowie die Schalter s7, s6, s8, s18, s16 und s17 die genannten Merkmale bei isolierter Betrachtung zwar verwirklichen. Wie die Be- klagte im Einzelnen dargelegt und auch das Patentgericht nicht in Zweifel gezo- gen hat, ergäbe sich daraus aber keine funktionsfähige Schaltung, weil dann auch die Gates und die Drains miteinander verbunden wären. Die in K9 ausdrücklich genannte Verbindung über die Schalter s4, s5, s6 und s7 bzw. s14, s15, s16 und s17 reicht ebenfalls nicht aus. Bei dieser Ausfüh- rungsform liegt ein Teil der Verbindung auf der ersten Verbindungsebene. Dies widerspricht der Vorgabe aus den Merkmalen 1.5 und 1.8. 71 72 73 74 - 29 - b) Der mit dem Hauptantrag verteidigte Gegenstand war ausgehend von K9 nicht nahegelegt. Entgegen der Auffassung des Patentgerichts führt ein Untereinanderset- zen von zwei Strukturen, wie es in der nachfolgend wiedergegebenen Kombina- tion von zwei Kopien der Figur 12 schematisch dargestellt ist, nicht zu einer Aus- gestaltung gemäß den Merkmalen 1.5, 1.8 und 1.11 bis 1.13. 75 76 - 30 - Bei dieser Ausgestaltung sind die Zwischenverbindungen für die Drains auf der linken Seite mit denjenigen auf der rechten Seite in beiden Teilstrukturen jeweils über die Schalter s14, s15, s16 und s17 miteinander verbunden, was als fünfte und sechste Teilverbindung im Sinne der Merkmale 1.11 und 1.12 ange- sehen werden kann. Diese beiden Teilverbindungen sind ihrerseits über die Stre- cke zwischen den beiden Schaltern s13 und den beiden Schaltern s18 auf den beiden Teilstrukturen miteinander verbunden, was als siebte Teilverbindung im Sinne von Merkmal 1.13 angesehen werden kann. Auch bei dieser Ausführungsform verläuft die Verbindung zwischen den Schaltern s15 und s16 aber in der Schicht Metal i-1 (120) und damit in der ersten Verbindungsebene im Sinne des Streitpatents. Dies widerspricht der Vorgabe aus den Merkmalen 1.5 und 1.8 sowie 1.11 bis 1.13. 2. Zu Recht hat das Patentgericht jedoch den Chip vom Typ RF6560 als neuheitsschädlich angesehen. a) Die Feststellung des Patentgerichts, wonach der Chip RF6560 in der Version M1D656105 offenkundig vorbenutzt worden ist, hält den Angriffen der Beklagten stand. Nach § 117 Satz 1 PatG und § 529 Abs. 1 Nr. 1 ZPO sind in der Beru- fungsinstanz die im ersten Rechtszug festgestellten Tatsachen zugrunde zu le- gen, soweit nicht konkrete Anhaltspunkte Zweifel an der Richtigkeit oder Voll- ständigkeit der entscheidungserheblichen Feststellungen begründen und des- halb eine erneute Feststellung gebieten. Solche Anhaltspunkte sind im Streitfall weder aufgezeigt noch sonst er- sichtlich. aa) Das Patentgericht hat seine Würdigung auf einen Teardown-Bericht des Unternehmens Tech Insights (RF6560 Analysis, June 26, 2020; K46), auf einen Teardown-Bericht des Unternehmens ABI research (Samsung Galaxy 77 78 79 80 81 82 83 - 31 - S II I9100 Teardown, K16) und auf digitale Konstruktionszeichnungen des Anbie- ters Quorvo (K14) gestützt. In K46 wird anhand von Auszügen aus einer von Tech Insights geführten Datenbank schematisch dargestellt, dass dieses Unternehmen einen Chip mit der Typenbezeichnung RF6560 und der Versionsnummer M1D656105 in sechs verschiedenen Mobiltelefon-Modellen der Hersteller Samsung, LG und Meizu vorgefunden hat, die im Zeitraum zwischen dem 13. Juli 2011 und dem 17. Juli 2002 erworben wurden (S. 2). Zu den in K46 aufgeführten Telefon-Modellen gehört das Samsung Galaxy S II I9100, das auch nach den Angaben in K16 einen Chip mit der Typenbezeich- nung RF6550 und der Versionsnummer M1D656105 enthielt. In K16 und K46 sind Fotos enthalten, laut denen auf dem Chip die genannte Versionsnummer und die Jahreszahl 2010 angegeben ist. K46 zeigt ferner Details zum Aufbau des Chips. Dieser stimmt nach den Feststellungen des Patentgerichts hinsichtlich aller für den Streitfall relevanten Merkmale mit dem Aufbau des in K14 beschriebenen Chips mit derselben Ty- pennummer und der abweichenden Versionsnummer M1D656097 überein. bb) Bei dieser Ausgangslage durfte das Patentgericht in tatrichterlicher Würdigung zu dem Ergebnis gelangen, dass die Angaben in K46 inhaltlich zu- treffend sind, obwohl die Beklagte dies mit Nichtwissen bestritten und Umstände aufgezeigt hat, die zu einer abweichenden Beurteilung führen könnten. Die von der Beklagten schon in erster Instanz erhobenen und mit der Berufung wieder- holten Einwände zeigen keine konkreten Anhaltspunkte auf, die Zweifel an der Richtigkeit oder Vollständigkeit der getroffenen Feststellungen begründen. (1) Entgegen der Auffassung der Beklagten ist K46 nicht deshalb als untaugliches Beweismittel anzusehen, weil die darin enthaltenen Angaben zu Ty- pen, Versionsnummern und Kaufdaten aus einer von Tech Insights selbst geführ- ten Datenbank stammen und der Inhalt der dargestellten Ordnerstruktur und ihr 84 85 86 87 88 - 32 - Zusammenhang zu den Angaben lediglich überblicksartig dargestellt ist und nicht im Einzelnen erläutert wird. Der aufgezeigte Umstand mag theoretisch die Gefahr begründen, dass einzelne oder alle Angaben ungenau oder lückenhaft sind. Ob diese Gefahr prak- tisch relevante Zweifel an der Wahrheit der von der Klägerin unter Beweis ge- stellten Behauptung begründet, ist aber eine Frage der tatrichterlichen Würdi- gung. Das Patentgericht hat die in Rede stehenden Angaben als hinreichend zu- verlässig angesehen, weil sie detailliert und in sich konsistent sind und weil es dem Unternehmen Tech Insights hinreichende Fachkunde zugebilligt hat, um eventuelle Ungereimtheiten zu erkennen. Diese Würdigung hält einer Überprü- fung am eingangs genannten Maßstab stand. (2) Zu Recht hat das Patentgericht K16 und K46 nicht deshalb unbe- rücksichtigt gelassen, weil beide Berichte ausweislich der darin enthaltenen Copyright-Vermerke nach dem Prioritätstag erstellt worden sind, nämlich in den Jahren 2018 bzw. 2020. K16 und K46 bilden nach dem Vortrag der Klägerinnen keine Entgegen- haltungen aus dem Stand der Technik. Sie dienen vielmehr dem urkundlichen Nachweis dafür, dass der Chip mit der Typenbezeichnung RF6560 und der Ver- sionsnummer …105 vor dem Prioritätstag öffentlich zugänglich war. Insoweit stellen sie ein taugliches Beweismittel dar. Ob die in K16 und K46 enthaltenen Angaben inhaltlich zutreffend sind, ist eine Frage der Beweiswürdigung. Für diese kann auch das relativ späte Erstel- lungsdatum von Bedeutung sein. 89 90 91 92 93 - 33 - Das Patentgericht hat auch diesen Umstand berücksichtigt. Seine Schlussfolgerung, dass die Angaben in K16 und K46 den Stand der Technik zu- verlässig wiedergeben, unterliegt auch insoweit keinen durchgreifenden Zwei- feln. (3) Konkrete Anhaltspunkte für Zweifel an der Richtigkeit und Vollstän- digkeit der getroffenen Feststellungen bestehen auch nicht deshalb, weil K46 und K16 eine andere Versionsnummer ausweisen als K14. Das Patentgericht hat diese Abweichung berücksichtigt und mit nicht zu beanstandenden Erwägungen als für die Würdigung unerheblich angesehen, weil die beiden Versionen in den für den Streitfall relevanten Merkmalen überein- stimmen und weil die Versionsangaben in K46 und K16 übereinstimmen. (4) Der Umstand, dass K16 in Bezug auf den Chip RF6560 die Angabe "Sample date 4/24/2010" enthält, führt nicht zu einer abweichenden Beurteilung. Das Patentgericht hat auch diesen Umstand berücksichtigt. Es hat insbe- sondere gesehen, dass die genannte Angabe Grund zu Zweifeln geben könnte, wenn sie sich auf das Datum bezöge, zu dem das untersuchte Mobiltelefon ge- kauft wurde, weil Mobiltelefone des untersuchten Typs nach dem Vorbringen der Klägerin erst ab dem 2. Mai 2011 erhältlich waren. Es hat die Angabe dennoch als plausibel angesehen, weil sie sich auch auf das Herstellungsdatum des Chips beziehen kann. Diese Erwägung ist überzeugend, zumal ausweislich der in K46 und K16 wiedergegebenen Fotos auf der Außenseite des Chips die Jahreszahl 2010 angegeben ist. Vor diesem Hintergrund ist auch die vom Patentgericht gezogene Schluss- folgerung nicht zu beanstanden, dass K46 selbst dann Beweiswert zuzubilligen wäre, wenn der konkret untersuchte Chip nicht aus einem Mobiltelefon des an- gegebenen Typs stammt, sondern anhand der vorgefundenen Versionsnummer die Daten eines bereits früher untersuchten anderen Chips dieser Version ver- wendet wurden. 94 95 96 97 98 99 - 34 - b) Die in K14 und K46 gezeigten Chips nehmen alle Merkmale des mit dem Hauptantrag verteidigten Gegenstands vorweg. aa) Der in K14 gezeigte Chip mit der Versionsnummer …097 weist NFET- und PFET-Bereiche mit der nachfolgend dargestellten Verschaltung auf (S. 4). bb) Der Aufbau des aus K46 ersichtlichen Chips mit der Versionsnum- mer …105 stimmt nach den Feststellungen des Patentgerichts im hier relevanten und nachfolgend gezeigten Bereich mit demjenigen aus K14 überein. Wie unter anderem der nachfolgend wiedergegebenen Fotografie auf Seite 8 entnommen werden kann, befinden sich die PMOS-Transistoren in einer Vielzahl vertikaler Linien auf einer ersten Metallisierungsebene M1 (blau) mit von links nach rechts verlaufenden Polysiliziumgates (grün). Die Gates, Sources (S) und Drains (D) werden durch die gelb eingezeichneten Vias kontaktiert. 100 101 102 103 - 35 - In dem mit D bezeichneten Bereich sind die Drains auf der Metallisierungs- ebene M1 durch von oben nach unten verlaufende Streifen verbunden. Zumin- dest hinter dem von links gezählt vierten mit D bezeichneten Streifen besteht keine Verbindung zu den davor verlaufenden Drain-Streifen. Die nachfolgend wiedergegebene Fotografie auf Seite 11 zeigt eine zweite Metallisierungsebene MT, durch die Drains der Vielzahl von PMOS-Transistoren mittels von links nach rechts verlaufender Metallstreifen miteinander verbunden werden. 104 105 - 36 - Die NMOS-Transistoren sind in entsprechender Weise angeordnet. Nach einer weiteren Ebene E1 (S. 22) erfolgt eine Verbindung der Drains der PMOS- und NMOS-Transistoren in einer vierten Metallisierungsebene MA, wie dies in der nachfolgend wiedergegebenen Fotografie auf Seite 27 dargestellt ist. 106 107 - 37 - cc) Damit sind, wie auch die Beklagte nicht in Zweifel zieht, die Merk- male 1.1 bis 1.13.1 offenbart. dd) Entgegen der Auffassung der Beklagten handelt es sich bei dem offenbarten Halbleiter um eine CMOS-Vorrichtung gemäß Merkmal 1. Wie bereits oben aufgezeigt wurde, ist hierfür ausreichend, dass der Halb- leiter in CMOS-Technologie hergestellt wurde. Ob er auch eine CMOS-Logik ent- hält, ist unerheblich. IV. Hinsichtlich der Hilfsanträge 1 und 1a sowie der jeweils mit einem bzw. zwei Apostrophen gekennzeichneten Varianten ergibt sich keine abwei- chende Beurteilung. 108 109 110 111 - 38 - 1. Die für alle Anträge vorgesehene, mit einem Apostroph gekenn- zeichneten Varianten, bei der das Merkmal 1.13.1 entfällt, ist bezüglich der Patentfähigkeit schon deshalb nicht anders zu beurteilen, weil dieses Merkmal nach dem Hauptantrag fakultativ ist. 2. Für die mit zwei Apostrophen gekennzeichnete Variante, die das Merkmal 1.13.1 als zwingendes Merkmal vorsieht, ergibt sich ebenfalls keine ab- weichende Beurteilung. Dieses Merkmal ist ebenfalls durch die Vorbenutzung RF6560 offenbart. a) Nach dem modifizierten Merkmal 1.13.1 muss der Ausgang der Vorrichtung mit der siebten Zwischenverbindung verbunden sein. Damit ist zwar nicht konkret angegeben, in welcher Weise die Verbindung zu erfolgen hat. Wie das Patentgericht im Zusammenhang mit der von ihm als rechtsbeständig angesehenen aufrechterhaltenen Fassung zutreffend ausge- führt hat, ergibt sich aber aus dem Zusammenhang der in Patentanspruch 1 ent- haltenen Vorgaben zu den unterschiedlichen Zwischenverbindungen und Verbin- dungsebenen, dass der Ausgang in räumlich-körperlicher Hinsicht der siebten Zwischenverbindung zugeordnet sein muss und nicht so ausgestaltet sein darf, dass er zugleich einer anderen Verbindung zugeordnet werden kann. Das schließt aus, dass die Verbindung lediglich vermittelt über eine andere Zwischenverbindung oder Verbindungsebene erfolgt. b) Zu Recht hat das Patentgericht entschieden, dass diese Ausgestal- tung durch die Vorbenutzung RF6560 offenbart ist. Bei der in K46 dargestellten Anordnung dient die in der vierten Metallisie- rungsebene liegende siebte Zwischenverbindung (S. 3 und 6 jeweils rechts) als Bondpad und damit als Ausgang für den Chip. Dies entspricht den oben aufge- zeigten Vorgaben. 112 113 114 115 116 117 118 119 - 39 - 3. Die nach Hilfsantrag 1 vorgesehene Streichung von Merkmal 1.9 führt ebenfalls nicht zu einer abweichenden Beurteilung. Wie bereits oben dargelegt wurde, ergibt sich aus Merkmal 1.9 entgegen der Auffassung des Patentgerichts nicht, dass die fünfte und die sechste Zwi- schenverbindung teilweise in der ersten Zwischenverbindungsebene verlaufen dürfen. Die Streichung dieses Merkmals führt insoweit nicht zu einer inhaltlichen Änderung des geschützten Gegenstands. 4. Die in Hilfsantrag 1a vorgesehene Ergänzung des Hilfsantrags 1 dahin, dass die erste und die zweite Zwischenverbindung auf der Zwischenver- bindungsebene nicht mit der dritten oder der vierten Zwischenverbindung ver- bunden sein dürfen, schließt Ausgestaltungen aus, wie sie in den Figuren 9 und 11 dargestellt sind. Diese Einschränkung vermag nicht zur Bejahung der erfinderischen Tätig- keit zu führen, weil nicht erkennbar ist, welche Vorteile sie im Vergleich zu der im Stand der Technik bereits offenbarten und im Streitpatent als besonders vorteil- haft dargestellten Lösung nach dem Vorbild von Figur 11 bringt. V. Der mit Hilfsantrag 2a verteidigte Gegenstand ist demgegenüber patentfähig. 1. Nach Hilfsantrag 2a, der dem erstinstanzlichen Hilfsantrag 1b ent- spricht, soll Patentanspruch 1 in der Fassung des zweitinstanzlichen Hauptan- trags wie folgt geändert werden: - vor Merkmal 1.3 soll folgendes Merkmal 1.22 eingefügt werden: at least three metal layers above the drains of the transistors, comprising a first metal layer, a second metal layer and a third metal layer; wherein the first metal layer is the lowest metal layer above the drains, the second metal layer is the next metal layer above the first metal layer and the third metal layer is the next metal layer above the second metal layer; 120 121 122 123 124 125 - 40 - - in Merkmal 1.3 sollen die Wörter "on an interconnect level" ersetzt werden durch "on a first interconnect level on the first metal layer"; - in den Merkmalen 1.4, 1.5, 1.6, 1.7 und 1.8 soll vor dem Wort "inter- connect level" jeweils das Wort "first" eingefügt werden; - in Merkmal 1.11 soll nach den Wörtern "on a second interconnect level" eingefügt werden: "on the second metal layer"; - in Merkmal 1.13 soll nach den Wörtern "on a third interconnect level" eingefügt werden: "on the third metal layer". 2. Die daraus resultierenden Änderungen bedürfen näherer Betrach- tung. a) Entgegen der Auffassung der Klägerin dürfen zwischen den drei in Merkmal 1.22 vorgesehenen Metallschichten keine weiteren Metallschichten an- geordnet sein. Dies ergibt sich aus der in Merkmal 1.22 enthaltenen Festlegung, dass die zweite und die dritte Metallschicht jeweils als nächste Metallschicht über der ers- ten bzw. zweiten Schicht liegen. b) Aus der Zusammenschau mit den modifizierten Merkmalen 1.3, 1.11 und 1.13 ergibt sich, dass die danach vorgesehenen drei Zwischenverbin- dungsebenen in den drei Metallschichten nach Merkmal 1.22 angeordnet sind. Dies ergibt sich aus der in allen drei eingangs genannten Merkmalen ent- haltenen Bezugnahme auf "die" Metallschicht mit der jeweils entsprechenden Ordnungsziffer. 3. Entgegen der Auffassung der Klägerin ist Merkmal 1.22 in den ur- sprünglich eingereichten Unterlagen als zur Erfindung gehörend offenbart. 126 127 128 129 130 131 - 41 - a) Wie die Patentschrift spricht auch die Anmeldung - deren Inhalt mit der Offenlegungsschrift (K3) übereinstimmt - im Zusammenhang mit den Ausfüh- rungsbeispielen nach den Figuren 2 und 3 lediglich von "einer" oder "der" ersten, zweiten und dritten Metallschicht, ohne deren Lage genauer zu spezifizieren (Abs. 36-38). In Zusammenhang mit dem Ausführungsbeispiel nach den Figuren 4 bis 13 werden die Schichten hingegen mit M1, M2 und M3 bezeichnet (Abs. 39- 61). aa) Die Bezeichnungen M1, M2 und M3 werden nach den Feststellun- gen des Patentgerichts zu dem in einigen erstinstanzlichen Hilfsanträgen vorge- sehenen Merkmal 1.21 üblicherweise für die untersten drei Schichten auf einem Chip verwendet. Damit ist, wie auch das Patentgericht zutreffend angenommen hat, die in Merkmal 1.22 vorgesehene Anordnung ursprünglich offenbart. bb) Soweit die Klägerin die genannten Bezeichnungen demgegenüber als bloße Ordnungszahlen verstehen will, zeigt sie keine Umstände auf, die dafür sprechen könnten, dass die Bezeichnungen in der Anmeldung abweichend vom üblichen Sprachgebrauch verwendet werden. In den Ausführungsbeispielen folgen die drei Schichten unmittelbar aufein- ander und eine unterhalb der Schicht M1 angeordnete Schicht wird nicht erwähnt. Dem Umstand, dass die Figuren 4 bis 13 eine stark schematisierte und auf die Verbindung der Drains fokussierte Darstellung zeigen, ist nicht zu entnehmen, dass die in diesem Zusammenhang verwendeten Bezeichnungen M1, M2 und M3 in einer vom üblichen technischen Sprachgebrauch abweichenden Bedeu- tung verwendet werden. Aus dem Zusammenhang ergibt sich zwar, dass die be- schriebene Vorrichtung auch Verbindungen für andere Elemente enthalten muss, insbesondere für Sources und Gates. Dies erfordert aber auch nach dem Vor- bringen der Klägerin nicht zwingend, dass zwischen die in den Ausführungsbei- spielen gezeigten Schichten oder darunter zusätzliche Schichten eingefügt wer- den müssen. 132 133 134 135 136 - 42 - Ob die Bezeichnung M1 in der europäischen Patentanmeldung 2 378 806 (K6) oder in dem US-amerikanischen Patent 7 112 855 (K54) in anderem Sinne verwendet wird, bedarf keiner abschließenden Entscheidung. Selbst wenn dies zu bejahen wäre, ergäben sich daraus keine konkreten Anhaltspunkte dafür, dass auch der Anmeldung des Streitpatents ein vom üblichen fachlichen Sprach- gebrauch abweichendes Verständnis zugrunde liegt. b) Vor diesem Hintergrund kann offenbleiben, ob die Anmeldung auch abweichende Ausführungsformen als zur Erfindung gehörend offenbart, bei de- nen zwischen oder unter den drei für die Verbindung der Drains genutzten Schichten zusätzliche, anderen Zwecken dienende Schichten angeordnet sind. Selbst wenn dies zu bejahen wäre, ergibt sich aus der Schilderung der genannten Ausführungsbeispiele, dass jedenfalls auch solche Ausführungsformen bean- sprucht sind, bei denen zusätzliche Schichten an den genannten Stellen nicht vorhanden sind. c) Entgegen der Auffassung der Klägerin ist der Anmeldung nicht zu entnehmen, dass die Vorrichtung ausschließlich drei Metallschichten aufweisen darf. Die Anmeldung und das Streitpatent befassen sich zwar nur mit drei Schichten. Schon aus dem Umstand, dass neben den im Mittelpunkt der Betrach- tung stehenden Drains auch andere Elemente der Vorrichtung miteinander ver- bunden werden müssen und die Anmeldung hierzu keine Festlegungen trifft, ergibt sich aber hinreichend deutlich, dass weitere Schichten vorhanden sein können. 4. Der mit Hilfsantrag 2a verteidigte Gegenstand ist patentfähig. a) Durch K9 war dieser Gegenstand aus denselben Gründen nicht of- fenbart oder nahegelegt wie der mit dem zweitinstanzlichen Hauptantrag vertei- digte Gegenstand. 137 138 139 140 141 142 - 43 - b) Durch die Vorbenutzung RF6560 war der genannte Gegenstand ebenfalls weder offenbart noch nahegelegt. aa) Wie das Patentgericht im Zusammenhang mit dem erstinstanzli- chen Hilfsantrag 3b zutreffend dargelegt hat, ist das modifizierte Merkmal 1.13 in K14 und K46 nicht offenbart. Die Verbindungen zwischen den fünften und sechsten Zwischenverbin- dungen werden in K14 und K46 durch die dritte Metallisierungsebene nur hin- durchgeführt und erst in der vierten Metallisierungsebene hergestellt (K14 S.13 f. und S. 22 f.). bb) Entgegen der Auffassung des Patentgerichts war das modifizierte Merkmal 1.13 ausgehend von der Vorbenutzung RF6560 nicht nahegelegt. (1) Nach den Feststellungen des Patentgerichts ist es aus technischer Sicht zwar grundsätzlich irrelevant, in welcher Reihenfolge die beiden Metallisie- rungsebenen zur Verbindung der Drains und der Sources angeordnet werden. Nach dem insoweit unwidersprochen gebliebenen Vorbringen der Beklag- ten war es ausgehend von dem in K14 und K46 gezeigten Aufbau aber nicht ohne weiteres möglich, die für die Verbindung der Sources genutzte dritte Metallisie- rungsebene stattdessen für die Verbindung der Drains zu nutzen, weil dann der in K14 und K46 gezeigte Anschluss mittels Bondpads in der vierten Ebene nicht möglich wäre, was eine weitere Umkonfiguration notwendig machen würde. Vor diesem Hintergrund bedurfte es einer besonderen Anregung, die Funktion der dritten und der vierten Metallisierungsebene zu tauschen. Wie das Patentgericht im Zusammenhang mit der von ihm für rechtsbeständig erachteten Fassung zutreffend dargelegt hat, ergab sich eine solche Anregung weder aus K14 oder K46 noch aus sonstigen Umständen. 143 144 145 146 147 148 149 - 44 - (2) Der vom Patentgericht ergänzend herangezogene Umstand, dass K14 an anderer Stelle eine Verbindung für die Drains in der dritten Metallisie- rungsebene zeigt, spricht nicht gegen, sondern ebenfalls für die Bejahung erfin- derischer Tätigkeit. Die unterschiedliche Reihenfolge der Source- und Drain-Verbindungen an unterschiedlichen Stellen des Chips spricht ebenfalls dafür, dass die Auswahl zwischen den in Betracht kommenden Möglichkeiten nicht beliebig ist, sondern sich an anderen Gegebenheiten der Konstruktion orientiert. Auch unter diesem Aspekt bedurfte es einer besonderen Anregung, die in K14 und K46 offenbarte Reihenfolge in dem hier relevanten Bereich zu ändern. VI. Die Kostenentscheidung folgt aus § 121 Abs. 2 PatG sowie § 97 Abs. 1 und § 92 Abs. 1 Satz 1 ZPO. Bacher Hoffmann Deichfuß Marx Crummenerl Vorinstanz: Bundespatentgericht, Entscheidung vom 22.10.2020 - 2 Ni 21/20 (EP) - 150 151 152